華為攜手Altera共同研發(fā)2.5D封裝集成FPGA和內(nèi)存單元
來源：elecfans
為打破通訊系統(tǒng)內(nèi)存帶寬限制，華為和Altera將合力研發(fā)以2.5D封裝形式集成FPGA和內(nèi)存單元。華為一位資深科學(xué)家表示，這項(xiàng)技術(shù)雖然棘手，但是在網(wǎng)絡(luò)中卻是十分關(guān)鍵的。這一消息的公布，使得之前關(guān)于華為或使用ASIC而導(dǎo)致Altera公司財(cái)務(wù)狀況業(yè)績(jī)不佳的傳聞不攻自破。
雖說只用了3個(gè)月，但新設(shè)備將顯著地減少電路板空間，并提高性能。華為美國(guó)研發(fā)資深科學(xué)家Anwar A. Mohammed說，“2.5-D硅中介層似乎是適合網(wǎng)絡(luò)公司的——事實(shí)上，他們也是關(guān)鍵所在。”
一年前，Xilinx宣布其在2.5-D硅中介層上使用多模并行技術(shù)的密集FPGA。那時(shí)，Xilinx也對(duì)網(wǎng)絡(luò)公司的技術(shù)有極大的興趣，并為未來將FPGA和存儲(chǔ)器有效結(jié)合的產(chǎn)品做計(jì)劃。
在選擇2.5-D硅中介層之前，華為花了1年多的時(shí)間，用了不下9種方法來驗(yàn)證其效果。除了Altera外，華為還跟Tezzaron、eSilicon和新加坡微電子研究所都有所合作。(如下圖所示)
新2.5-D設(shè)備將取代10至20 DDR存儲(chǔ)器以及目前華為系統(tǒng)正在使用的ASIC，節(jié)省了近18%的電路板空間和兩倍的帶寬/瓦。廣泛的I/O組件將支持8個(gè)128位渠道;FPGA將包括華為邏輯、PCI Express模塊以及至少3 Gbit / s的SERDES鏈路。
Mohammed在報(bào)告中強(qiáng)調(diào)，“我們線卡的大小是恒定的，但是如果你想要把越來越多的功能集成到上面的話，那對(duì)此而言，2.5D是一個(gè)很強(qiáng)大的工具。即使初它很昂貴，但是將更多功能集成在2.5D硅中介層上將會(huì)減少潛在成本。Comms公司依靠更快的串并收發(fā)器以加速傳送數(shù)據(jù)至內(nèi)存的速度，但是串并收發(fā)器增益在新工藝技術(shù)下卻更慢。舊的解決方案不再起作用了。”
想要解決2.5D設(shè)備問題，華為和其合作伙伴仍然面對(duì)著很多的挑戰(zhàn)。硅中介層仍然比較昂貴，成本腳底的玻璃和有機(jī)材料還用不上。工程師們?nèi)鄙俸玫哪＞摺?.5D CAD工具、足夠的可信數(shù)據(jù)、測(cè)試策略、返工和熱處理管理等。
此外，2.5D的供應(yīng)鏈還不夠成熟，選擇范圍不大。此外投資回報(bào)率也不清楚。Mohammed表示一切充滿著未知，希望大家一起分享創(chuàng)意確保技術(shù)成功。但就算不成功，也沒什么好驚訝的，畢竟未知因素太多。2.5D的方法是由硅通孔向完整3-D堆疊芯片轉(zhuǎn)變的中間步驟。
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